イメージング用 ＩＰ ライセンス
- ＣＭＯＳ・イメージ・センサ用 ＩＰ (カラムＡＤコンバータなど)
- ＣＣＤ・イメージ・センサ用 ＩＰ (ＰＧＡ、ＣＤＳ、ＡＦＥなど)
- 画像処理用 ＩＰ (ＩＳＰなど)
- その他ご提供可能なCMOS・イメージ・センサ用 ＩＰ
CMOS・イメージ・センサ用 ＩＰ
| IP 製品名 |
内容 | 方式 | 分解能 (bit) |
最大 変換 時間 (uS) |
列 回路 消費 電力 電流 |
列 ﾋﾟｯﾁ (um) |
ｱﾅﾛｸﾞ ﾃﾞｼﾞﾀﾙ 電源電圧 (V) |
仕様 概要 |
提供可能プロセス(nm) | ||||
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| 55 | 90 | 180 | |||||||||||
| U | T | J | U | J | |||||||||
| CI00301 | ｶﾗﾑA/D ｺﾝﾊﾞｰﾀ |
Single Slope |
12 10 |
19 7 |
11uW | 2.2 1.1x2 |
3.3/1.2 |  |
 |
||||
| CI00201 | ｶﾗﾑA/D ｺﾝﾊﾞｰﾀ |
W-SA | 12 | 3.75 (2.75) |
15uW | 5.6 2.8x2 |
3/1.8 | |
 |
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| CI00101 | ｶﾗﾑA/D ｺﾝﾊﾞｰﾀ |
Warp Walk |
14 | 30 | 20uW | 約7 | 3.3/1.8 | |
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| CI00001 | 低消費電力 ｾﾝｽｱﾝﾌﾟ |
電流 検出 |
- | 250 MHz 以上 |
50uA | - | 1.8 1.0可能 |
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ＣＣＤ・イメージ・センサ用 ＩＰ
| IP 製品名 |
内容 | 最大 周波数 (MHz) |
標準 分解能 (bit) |
最大 ｹﾞｲﾝ |
ｹﾞｲﾝ ｽﾃｯﾌﾟ (dB/LSB) |
入力 ｺﾓﾝ 電圧 (V) |
入力 差動 範囲 (V) |
電源 電圧 (V) |
仕様 概要 |
提供可能プロセス(nm) | ||||||
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| 55 | 90 | 130 | 180 | |||||||||||||
| U | T | U | T | U | U | J | ||||||||||
| CI00011 | PGA | 10 | 8 | 4.2 | 0.05 | 0.6 | 1.5 | 3.3 | 90nm |
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画像処理用 ＩＰ
| IP 製品名 |
内容 | 最大入力 周波数 (MHz) |
入力 分解能 (bit) |
最大出力 画素 (pixel) |
最大出力 フレーム レート (fps) |
仕様 概要 |
提供可能 プロセス (nm) |
|---|---|---|---|---|---|---|---|
| CD00011 | Image Signal Processing (ISP) |
150 | 8/10/ 12/14/16 |
1920x1080 | 60 | NDA |
Soft Macro |
| CD00011A | 前段 ISP |
NDA |
|||||
| CD00011B | 後段 ISP |
NDA |
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| CD00011C | 自動制御 ISP |
NDA |
その他ご提供可能なCMOS・イメージ・センサ用 ＩＰ
| IP 内容 | 説 明 |
|---|---|
| カラム・アンプ および CDS回路 | カラムA/D用およびグローバルA/D用それぞれに応じた回路構成。 |
| 低消費電力カウンタドライバ & ラッチ回路 |
積分型A/Dコンバータに必要な、ラッチ回路およびグレイコードカウンタデータのドライバが小さな消費電力となる回路構成。特に高速なクロックのとき有用。 |
| ランプ発生回路 | 電流スイッチ型D/Aコンバータ方式とともに、スイッチドキャパシタ方式による小面積な回路。どちらも、傾き可変に対応可能。 |
| アナログOBクランプ回路 | カラムA/D方式、グローバルA/D方式それぞれの方式でOB画素信号を一定レベルに調整するフィードバック型のアナログOBクランプ回路。 |
独自アルゴリズムによる New Type Column ADC のご提案
はじめに
CIS（CMOS イメージセンサー）を応用した商品を自社開発されるお客様にとって、アナログ出力である CIS と 後段の デジタル信号処理を行う ISP との Interface は頭を悩ませる問題ではないでしょうか？
CIS と ISP の間に位置する、いわゆる Analog Front End といわれる回路は非常に扱いにくい回路の一つです。自社開発するには負荷が重く、やむなく AFE Chip を外付けにして商品化せざるを得ないとか、あるいはそれでは小型化が困難なために商品開発を諦めると言ったケースもあるかもしれません。
弊社は、この Analog Front End に代表される、CIS 周辺のアナログ回路を、カスタムの IP "ASIP"(*1)としてお客様に供給することを目標にしており、その手始めとして、当社独自の高速・高精度 Column/Parallel ADC の開発を開始いたしました。
微細化により ISP の処理能力は飛躍的に向上し、これまででは考えられなかったアプリケーションが可能な時代でが、CIS の出力速度がボトルネックとなる可能性があります。
Column/Parallel 方式は高速読み出しに適した方式で、それをオンチップ化した CIS を採用して高速撮像を実現し、デジタルカメラの差別化に成功した例もあります。
弊社の Column/Parallel ADC は独自の "Warp & Wlak" アルゴリズムにより高速化と高分解能化を両立することが可能で、このような高速信号処理のアプリケーションを検討しているお客様の要求に応えることが可能です。
あらゆるお客様にご満足頂けるカスタム IP を供給することを目標としておりますので、もしご興味がございましたら、まずは気軽にお声がけ下さい。
（*1: 当社の造語で、Application Specified Intellectual Property(特定用途向IP、カスタムIP) を意味します）
本方式の概要
高速・高分解能かつ高精度
独自のDouble Stage型逐次比較方式（W-SA）を採用することで、高速化と高分
解能化を両立。
上位のDigitizeで電圧選択型DACを用いた逐次比較方式（=1st SA）で行い、そ
の後下位のDigitizeで電荷再分配型DACを用いた逐次比較方式（=2nd SA）で行
うことで、高速かつ高分解能のDigitize が可能な、"W-SA Algorithm" を採用。
電圧選択型DACは、共用の抵抗ストリング回路から出力される電圧バスの中か
ら、常にセンサ出力を挟むような２電圧を選択し、それを下位の電荷再分配型
DACの参照電圧として用いるため、微分非線形誤差が小さい。
高速変換が可能という利点を生かし、リセットレベルと信号レベルの差をそれ
ぞれA/D変換した後に Digital Domainで差を取る単純なDigital CDSで高精度の
Noise Cancel を実現。
レイアウトサイズ最小化
精度確保のため適切な大きさが必要な受動素子を極力使わない方式のため、
Column ADC の面積を最小化できる。
各Column ADCの電圧選択型DACに供給する参照電圧バスは、共用の抵抗スト
リングで形成して各Column ADC間でShareするため、抵抗ストリングのサイズ
および消費電流のインパクトはほとんどない。
電圧選択型DACは、デコーダとスイッチと、それぞれトランジスタで構成され
るため、微細化が進むほど小さくできる。
SAR（逐次比較レジスタ） やData Latchも、それぞれトランジスタで構成され
るため、微細化が進むほど小さくできる。
2stepで高分解能を実現するため、電荷再分配型DACのみに高分解能を求めず
に済むことから、キャパシタの占有面積は非常に小さくできる。
応用例
※ Serial Interface は Mulri-PHY ( DPHY & sub-LVDS(DDR) & SMIA-CCP2 ) に限定しません。
MIPI D-PHY, SMIA-CCP2，sub-LVDS, LDVS，MDDI などフレキシブルに対応可能です。
※注意
本ホームページで配布されている内容については、特にNDA(相互機密保持契約)は必要ございません。 弊社では、NDA(相互機密保持契約)締結後に配布いたします詳細な資料を準備しております。ご必要な場合はお問合せフォームよりご連絡下さい。